TSMC : CoWoS 공장 2개 증축 + 삼성 OEM 거부 !!!

대만 매체 경제일보에 따르면 TSMC는 전력 질주했다코워스고급 패키징 레이아웃, 최신 뉴스는 Nanke의 세 번째 단계에 2개의 새로운 CoWoS 공장을 건설하는 것이며 2,000억 위안 이상의 투자가 예상되는 것입니다. 업계에서는 TSMC가 자케 공원에 본격적으로 건설하고 있는 새로운 CoWoS 공장 외에도 TSMC가 단기적으로 총 8개의 CoWoS 공장을 확장할 것으로 예상하고 있으며, 이 중 최소 6개는 난커에 있습니다.

 

관련 소문에 대해 남부과학기술국은 TSMC가 토지 임대를 신청한 것은 사실이지만 제조사의 개발 계획을 공개하는 것은 불편하다고 밝혔다. TSMC와 관련하여 Wei Zhejia 회장은 지난주 법률 회의에서 "CoWoS 생산 능력을 계속 확장"한다는 메시지를 명확하게 발표했습니다. 업계 조사에 따르면 TSMC는 새로운 CoWoS 공장에 다시 한 번 막대한 투자를 했으며, Nvidia와 같은 주요 고객의 고속 컴퓨팅(HPC) 관련 주문이 예상보다 강했던 것으로 나타났습니다.

 

최근 엔비디아는 TSMC CoWoS 루머를 단 한 번도 차단했고, 엔비디아 CEO 젠슨 황(Jensen Huang)은 최근 대만을 전격적으로 방문해 "CoWoS 생산 능력에 대한 수요를 줄인 것이 아니라 생산 능력을 증가시켰고, CoWoS-L에 대한 더 많은 용량 수요로 전환했다"고 직설적으로 말했다. 웨이제지아(Wei Zhejia)도 며칠 전 프랑스 콘퍼런스에서 "외부에 많은 소문이 돌고 있다"며 "회사는 고객의 요구에 부응하기 위해 생산을 계속 확대하고 있다"고 말했다. ”

 

이 사안에 정통한 사람들에 따르면, TSMC의 난케에 있는 새로운 CoWoS 공장은 난케 3단계에 위치할 예정이며, 토지 면적은 최대 25헥타르로 자케 공장보다 약 20헥타르 더 크며, 자케의 새로운 CoWoS 공장에 대한 투자는 약 2,000억 위안이며, TSMC의 난커 3단계 투자도 2,000억 위안부터 시작하여 "비교 처리"될 것입니다.

 

이 문제에 정통한 사람들은 CoWoS 생산 능력을 계속 확장하라는 Wei Zhejia의 요구는 확실히 말만 하는 것이 아니라 최고의 효율성으로 움직이고 있으며 빠르면 3월에 Nanke 3단계 25헥타르의 토지를 취득하고 두 개의 새로운 CoWoS 공장과 사무실 건물을 건설할 것이라고 지적했습니다.

 

공장 건설 진행 상황과 관련해서는 TSMC가 올해 1월 중순 남방과학기술국(Southern Science and Technology Administration)에 토지 임대에 대한 브리핑을 제출해 긍정적인 답변을 받았으며, TSMC의 조달 부서는 가능한 한 빨리 공장 건설 계획을 시작했다고 공급망은 밝혔다. 뉴스에 따르면 TSMC는 3월에 토지 준비를 시작할 것으로 예상되며, 이전 공장 건설 진행 상황에 따라 Nanke Phase III의 두 개의 새로운 CoWoS 공장은 2026년 4월에 완공되어 설치를 시작할 것으로 예상됩니다.

 

공급망 통계에 따르면 AI에 대한 강력한 수요에 힘입어 TSMC는 단기적으로 Chiayi의 첫 번째 단계에 지어진 2개를 포함하여 8개의 새로운 CoWoS 공장을 건설할 계획이며, 원래 Innolux 4개 공장도 2개로 재건될 예정입니다. 또한 자이 2기는 당초 2기를 건설할 계획이었으나 자이 2단계는 빨라야 내년 1월까지 인도되지 않고 난커 3단계는 바로 인도될 예정이어서 TSMC의 건설 계획이 변경됐다. TSMC는 두 개의 새로운 CoWoS 공장을 건설하기 위해 회사의 세 번째 단계 토지를 임대하기로 결정했습니다. 마지막 두 개의 위치가 어디인지는 아직 평가 중입니다.

 

CoWoS 생산 능력, 대폭 증가

 

TSMC는 CoWoS 및 AI에 대한 증가하는 수요를 충족하기 위해 생산 능력을 확장하기 위해 대만 전역에 새로운 팹을 건설하고 있습니다.

 

 

총 CoWoS 용량(WPM = 월별 웨이퍼):

 

2023년: 13,000 ~ 16,000WPM

2024년: 35,000 ~ 40,000WPM

2025e: 65,000 ~ 75,000WPM

2026e: 90,000 ~ 110,000WPM

 

TSMC의 첨단 패키징 CoWoS(chip-on-wafer) 기술의 급속한 성장은 다음과 같은 몇 가지 핵심 요소에 의해 주도됩니다.

 

고성능 컴퓨팅(HPC)에 대한 수요: 고급 AI, 머신 러닝 및 데이터 센터 애플리케이션에 대한 수요가 증가함에 따라 더 높은 컴퓨팅 워크로드를 처리하기 위해 CoWoS와 같은 혁신적인 반도체 패키징 기술이 필요합니다.

 

 

시스템 통합의 발전: CoWoS를 사용하면 단일 기판에 여러 칩, 메모리 및 로직 패키지를 통합하여 더 높은 대역폭, 더 낮은 대기 시간 및 더 높은 에너지 효율성에 대한 증가하는 수요를 충족할 수 있습니다.

 

 

2.5D 패키징 시장은 다음과 같이 성장하고 있습니다. CoWoS는 고밀도 상호 연결과 대규모 칩 통합을 결합하여 전체 시스템 성능을 향상시키는 2.5D 통합의 선두 주자입니다.

 

 

반도체 설계의 복잡성 증가: 반도체 크기를 줄이는 것이 점점 더 어려워짐에 따라 CoWoS는 최신 전자 장치의 요구 사항을 충족하는 이기종 통합 칩을 생산하기 위한 확장 가능한 솔루션을 제공합니다.

 

기타 2D/2.5D 패키징 공급업체:ASE VIPack, 앱솔릭스, 인텔 EMIB, 삼성 I-cube, 앰코, SPIL.

 

 

NVIDIA는 2025년 전 세계 CoWoS 용량 수요 점유율에서 선두를 달리고 있습니다.

 

 

NVIDIA는 총 수요의 63%를 차지하는 용량 요구 사항에서 우위를 점하며 CoWoS 기술 채택에서 리더십을 입증하고 있습니다.

 

그 뒤를 브로드컴(Broadcom)이 13%로 짓고 있으며, 이는 엔비디아(NVIDIA)에 훨씬 뒤처져 있지만 CoWoS 수요에 두 번째로 큰 기여를 하고 있습니다.

 

AMD와 마벨이 각각 8%로 공동 3위를 차지했는데, 이는 두 회사가 이 기술에 동등하게 관심이 있음을 나타냅니다.

 

AWS + Alchip(3%), Intel(2%), Xilinx(1%) 및 기타(3%)를 포함한 다른 기여자는 훨씬 적은 점유율을 차지하여 CoWoS 용량에 대한 의존도가 상대적으로 제한적임을 나타냅니다.

 

 

CoWoS 기술에 대한 NVIDIA의 높은 수요는 주로 고성능 컴퓨팅 및 인공 지능(AI) 하드웨어 개발의 리더십에서 비롯됩니다. 이러한 수요의 주된 이유는 다음과 같습니다.

 

AI 및 HPC를 위한 고급 패키징:CoWoS 기술을 통해 NVIDIA는 여러 개의 고대역폭 메모리(HBM (에이비엠)이 칩은 GPU와 함께 단일 기판에 패키징됩니다. 이는 많은 컴퓨팅 파워와 메모리 대역폭이 필요한 AI 훈련, 추론 및 HPC에 매우 중요합니다.

 

인공 지능과 기계 학습은 호황을 누리고 있습니다.NVIDIA의 GPU는 전 세계 AI 및 머신 러닝 시스템의 핵심입니다. 산업 전반에 걸쳐 AI 애플리케이션의 급속한 성장으로 인해 성능 요구 사항을 충족하기 위해 CoWoS와 같은 고급 패키징 솔루션에 대한 수요가 크게 증가했습니다.

 

데이터 센터 리더십:NVIDIA는 대규모 AI 훈련 및 추론 작업을 위한 GPU로 데이터센터 시장을 지배하고 있습니다. 더 높은 성능과 에너지 효율성을 가능하게 하는 CoWoS 기술은 NVIDIA의 데이터센터 제품에 필수적인 기술입니다.

 

 

칩렛 건축학:CoWoS를 통해 NVIDIA는 모듈식 설계와 더 나은 확장성을 가능하게 하는 칩렛 기반 아키텍처로 전환할 수 있습니다. 이는 차세대 제품에 특히 중요합니다.

 

주요 산업의 수요: 인공 지능, 대형 모델, 자율 주행 차량 및 과학 연구와 같은 산업은 AI 기반 솔루션을 구현하기 위해 NVIDIA GPU에 크게 의존하고 있으며, 최첨단 성능을 제공하기 위해 CoWoS 기술의 필요성을 더욱 높이고 있습니다.

 

CoWOS 기술이란 무엇입니까?

 

CoWoS(Chip-on-wafer-on-substrate)는 더 큰 패키지 크기와 더 많은 I/O 연결과 같은 이점을 제공하는 고급 패키징 기술입니다. 이를 통해 2.5D 및 3D 구성 요소를 적층하여 균질 및 이종 통합을 수행할 수 있습니다. 이전 시스템은 메모리 제한에 직면했지만 최신 데이터 센터는 고대역폭 메모리(HBM)를 사용하여 메모리 용량과 대역폭을 향상시킵니다. CoWoS 기술을 사용하면 동일한 IC 플랫폼에서 logic SoC 및 HBM을 이기종으로 통합할 수 있습니다.

 

 

CoWoS 아키텍처에는 2.5D 수평 적층 및 3D 수직 적층 구성이 포함되어 있어 기존 칩 패키징 모델에 혁명을 일으켰습니다. 이 혁신적인 접근 방식을 사용하면 다양한 프로세서와 메모리 모듈을 층별로 적층하여 상호 연결되어 응집력 있는 시스템을 형성하는 칩렛을 만들 수 있습니다. CoWoS는 실리콘 관통 전극(TSV) 및 마이크로 범프를 활용하여 기존 2D 패키징 방법에 비해 상호 연결 길이를 줄이고 전력 소비를 줄이며 신호 무결성을 향상시킬 수 있습니다.

 

실용적인 관점에서 CoWoS 기술을 사용하면 GPU 및 AI 가속기와 같은 고급 처리 장치를 고대역폭 메모리(HBM) 모듈과 원활하게 통합할 수 있습니다. 이러한 통합은 대규모 컴퓨팅 성능과 빠른 데이터 액세스가 중요한 AI 애플리케이션에 특히 중요합니다. CoWoS는 처리 및 메모리 요소를 매우 근접하게 배치함으로써 대기 시간을 최소화하고 처리량을 최대화하여 메모리 집약적인 작업에서 전례 없는 성능 향상을 가져옵니다.

 

CoWoS 기술은 다음과 같은 몇 가지 이점을 제공합니다.

 

확장성 및 더 큰 통합:전통적으로무어의 법칙트랜지스터를 확장하면 성능 향상에 대한 요구를 충족하는 데 도움이 될 수 있습니다. 그러나 이는 고성능 컴퓨팅(HPC), 인공 지능, 심지어 그래픽 처리 장치(GPU)와 같은 최신 애플리케이션에는 충분하지 않은 것으로 입증되었습니다. CoWoS를 사용하면 칩을 동일한 기판에 적층할 수 있으므로 동종 또는 이기종 로직 SoC 간과 HBM 간의 상호 연결 대기 시간을 줄일 수 있습니다.

 

향상된 열 관리: 실리콘 인터포저 및 유기 인터포저를 사용하면 적층 집적 회로의 열 관리 기능이 크게 향상됩니다. 이는 전체 시스템의 신뢰성과 수명을 직접적으로 향상시키는 동시에 열 스로틀링의 위험을 최소화합니다.

 

향상된 전력 무결성: 인터포저의 전력/접지 네트워크는 고속 및 메모리 집약적 애플리케이션을 위한 전력 무결성을 손상시키지 않으면서 딥 슬롯 커패시터(DTC)와 결합된 RDL을 사용합니다.

 

크기 및 비용 절감: CoWoS 기술을 사용하면 동일한 인터포저 및 기판에 여러 로직 SoC 및 HBM을 쉽게 설치할 수 있습니다. 이는 여러 로직 SoC를 인쇄 회로 기판(PCB)에 장착하고 필요에 따라 패키지에 연결해야 했던 기존 패키징 기술과 극명한 대조를 이룹니다. 이로 인해 패키지 크기가 커지고 재료 비용과 제조 비용이 증가합니다. CoWoS 패키지는 전반적으로 더 작고 비용 효율적입니다.

 

보고서에 따르면 현재 CoWoS-S, CoWoS-L 및 CoWoS-R의 세 가지 플랫폼이 있습니다. 다양한 상호 연결 옵션은 성능 목표를 달성하기 위해 통합할 수 있는 더 큰 유연성을 제공합니다.

 

China Post Securities의 보고서에 따르면 2011년에 데뷔한 첨단 패키징 기술(chip-on-wafer-on-substrate with silicon interposer) 및 TSV인 CoWoS-S(Silicon Interposer)는 다양한 인터포저 크기, HBM 큐브 수 및 패키지 크기를 제공하며 2X(1, 700mm2), 인터포저는 주요 SoC 칩과 4개 이상의 HBM2/HBM2E 큐브를 통합합니다. 과거에 "CoWoS"는 일반적으로 실리콘 기판을 인터포저로 사용하는 고급 패키징 기술을 지칭했습니다.

 

 

보고서는 또한 CoWoS-S가 2011년 1세대에서 2021년 5세대로 업그레이드되었으며, 후속 6세대 기술은 기판에 2개의 컴퓨팅 코어를 탑재하고 최대 12개의 HBM 캐시 칩을 탑재할 수 있다고 언급했습니다. 5세대 CoWoS-S 기술은 새로운 TSV 솔루션, 더 두꺼운 구리선, 3세대에 비해 20배 많은 트랜지스터를 사용합니다. 실리콘 인터포저는 레티클 면적의 3배에 해당하는 2500mm2로 확대되었으며, 8개의 HBM2E 스택을 위한 공간과 최대 128GB의 용량을 제공합니다. 또한 TSMC는 1세대 Gel TIM에 비해 패키지의 열 저항을 0.15배 줄인 Metal Tim 형태의 최신 고성능 프로세서 열 솔루션을 제공합니다.

 

 

CoWoS-R은 CoWoS-S의 실리콘 인터포저를 유기 인터포저로 대체합니다. 유기 인터포저에는 미세 피치 RDL이 있어 HBM과 칩 사이 또는 칩과 기판 사이에 고속 연결을 제공합니다. CoWoS-S와 비교했을 때, CoWoS-R은 응력 완충제 역할을 하고 기판과 인터포저 사이의 열팽창 불일치 계수로 인한 신뢰성 문제를 완화하는 유기 인터포저의 고유한 유연성으로 인해 우수한 신뢰성과 수율을 제공합니다.

 

 

TSMC에 따르면 CoWoS-R의 주요 기능은 다음과 같습니다.

 

1. 배선용 RDL 인터포저에는 최소 간격이 6μm(선폭/간격이 4μm)인 최대 2개의 구리 층이 포함됩니다.

 

2. RDL 인터커넥트는 우수한 신호 및 전력 무결성을 제공하고 높은 데이터 속도를 위해 더 낮은 RC 값 케이블을 사용합니다. GSGSG(Coplanar Ground-Signal-Ground-Signal-Ground) 및 6개의 RDL 인터커넥트를 통한 계층 간접 접지 차폐는 우수한 전기적 성능을 제공합니다.

 

3. SoC와 해당 기판 사이의 열팽창 계수로 인해(증권 시세 표시기) 불일치, RDL 레이어 및 C4/언더필(UF) 레이어는 우수한 버퍼링을 제공합니다. C4 범프 영역의 변형 에너지 밀도가 크게 감소합니다.

CoWoS-L은 로컬 실리콘 인터커넥트(LSI)와 RDL 인터포저를 함께 사용하여 재조합 인터포저(RI)를 형성합니다. RDL 인터포저 외에도 TSV(Through Silicon Vias) 형태로 CoWoS-S의 매력을 유지합니다. 이는 또한 CoWoS-S에서 대형 실리콘 인터포저를 사용하여 발생하는 수율 문제를 완화합니다. 일부 구현에서는 삽입 손실을 최소화하기 위해 TSV 대신 절연 스루홀(TIV)을 사용할 수도 있습니다.

 

 

CoWoS-L의 주요 기능은 다음과 같습니다.

 

1. LSI 칩은 다층 서브미크론 구리선을 통해 높은 배선 밀도의 칩 간 상호 연결을 달성하는 데 사용됩니다. LSI 칩은 SoC(System-on-Chip)에서 SoC로, SoC에서 칩셋으로, SoC에서 고대역폭 메모리와 같은 다양한 연결 아키텍처를 각 제품에 채택할 수 있으며 광범위한 제품에서 재사용할 수 있습니다. 해당 금속 유형, 층 수 및 간격은 CoWoS -S와 동일합니다.

 

2. 몰딩 기반 인터포저는 전면, 후면의 RDL 레이어 간격이 넓고 신호와 전력을 전송하는 InFO 스루홀(TIV)이 있어 고속 전송 시 고주파 신호의 손실을 줄일 수 있습니다.

 

3. 전력 관리를 개선하기 위해 SoC 칩 아래에 독립적인 임베디드 깊은 홈 커패시터와 같은 추가 요소를 통합하는 기능.

 

요약하자면, CoWoS-L은 인터포저를 먼저 제작한 다음 웨이퍼 칩을 그 위에 적층하기 때문에 포스트 칩 조립 공정입니다. 인터포저는 여러 웨이퍼 칩(예: SoC, HBM 등)이 인터포저 레이어에 장착되고 칩 간의 효율적인 연결과 통신을 가능하게 하기 때문에 CoWoS 기술의 핵심 원료 중 하나입니다. 인터포저가 제작되면 다음 단계는 웨이퍼 칩에 절연 스루홀(TIV)을 만드는 것입니다.

 

그런 다음 KGD(Known Qualified Die)가 웨이퍼에 장착됩니다. 다이와 TIV 사이의 틈을 몰딩 컴파운드로 채운 다음 CMP 공정을 사용하여 평평한 표면을 얻습니다.

 

다음 단계에서는 두 개의 RDL 레이어를 제작하는데, 하나는 인터포저 레이어의 전면에 위치하며 μ-범프를 통해 웨이퍼와 기판을 연결합니다.

 

인터포저 후면의 두 번째 RDL은 C4 범프를 통해 인터포저를 기판에 연결합니다.

 

이 외에도 CoWoS-L 기술은 높은 정전 용량 밀도를 제공하는 딥 트렌치 커패시터(DTC)를 사용하여 시스템의 전기적 성능을 향상시킵니다. 이 커패시터는 전하 저장고로 작동하며 고속 컴퓨팅 애플리케이션을 실행할 때 순간 전류 요구 사항을 충족합니다.

 

* 요약

 

TSMC는 패키징 용량을 적극적으로 확장하는 동시에 웨이퍼 팹 건설도 강화하고 있습니다.

 

보도에 따르면 TSMC는 가오슝에 대한 투자를 계속 확대하고 있으며, P3 공장 동쪽 부지에 확장 계획을 시작하고, 첨단 제조 공정을 계속하며, 생산 능력 클러스터링의 시너지 효과를 최대한 활용할 계획이며, 확장된 P4 및 P5 공장은 2025년에 착공할 것으로 예상된다. TSMC는 가오슝 공장이 예정대로 진행되고 있으며 정부 절차에 협조하고 있다고 밝혔다.

 

TSMC는 가오슝에 3개의 웨이퍼 공장을 건설할 계획이며, 그 중 P1과 P2는 2nm 공정 칩을 생산할 예정이며, P3 공장은 건설 계획, 라이선스 신청 및 현장 구축을 시작했으며 2026년에 완공 및 면허 신청을 할 것으로 예상되며 2nm 이상의 첨단 공정 칩을 생산할 예정이다.

 

TSMC는 글로벌 반도체 산업의 급격한 변화, 국제 경쟁의 압력 및 산업 공정의 글로벌 레이아웃을 기반으로 첨단 공정 생산 능력 확대를 위해 지속적인 공장 건설이 시급한 필요성에 시달리고 있으며, P3 공장 동쪽 인접 토지에서 확장 계획을 시작할 계획입니다.

 

TSMC가 급등하는 동안 누가 TSMC에 도전할 수 있는지에 대한 질문은 하나뿐입니다.

 

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* TSMC - 삼성 OEM 거부 

 

지난 16일에는 첨단 공정 기술의 수율 부족이라는 과제에 직면해 삼성전자의 반도체 사업이 어려움에 처해 있다는 보도가 나왔다.

 

동사 시스템LSI사업부가 자체 개발한 엑시노스 플래그십 칩은 생산 문제로 예정대로 양산·상용화하지 못했다. 이러한 긴급한 수요를 해결하기 위해 삼성전자는 엑시노스 프로세서 생산을 아웃소싱하는 방안을 고려하고 있습니다.

이전 언론 보도에 따르면 삼성전자의 시스템 LSI 사업부는 외부 파운드리와 협력을 모색하고 있으며, TSMC, 삼성전자, 인텔만이 전 세계에서 첨단 공정 기술의 파운드리 역량을 보유하고 있습니다. 삼성전자의 경우, 시스템 LSI 사업부의 선택은 사실상 TSMC로 좁혀졌다.

 

그러나 최신 보고서에 따르면 TSMC는 영업 비밀에 대한 우려로 인해 삼성 엑시노스 프로세서와의 계약 요청을 거부한 것으로 나타났습니다. TSMC는 엑시노스 프로세서 생산을 인수하면 삼성전자가 첨단 공정 기술 비밀, 특히 TSMC가 3nm 및 2nm 공정에서 최대 80% 및 60%의 수율을 달성하는 방법에 접근할 수 있는 기회를 잡을 수 있다고 우려하고 있습니다.

현재 TSMC는 첨단 공정 기술과 수율 면에서 삼성을 앞서고 있습니다. TSMC의 계획에 따르면 2나노 공정은 올해 하반기에 양산을 시작해 업계 선두 입지를 더욱 공고히 할 예정이다.

 

삼성전자(삼성)와 TSMC가 경쟁자인데 삼성전자는 TSMC를 넘어서고 싶다고 자주 말하곤 했는데 최근 한국 언론은 "삼성전자와 한국의 반도체가 대만에 떨어진다"는 제목으로 삼성전자가 너무 뒤처졌고 대만의 반도체 공급망 점유율은 한국보다 뒤처져 있다고 말했다.

 

한국의 신문 경향신문은 한국의 유진투자증권의 이승우 애널리스트가 삼성전자가 한때 애플 다음으로 세계에서 가장 수익성이 높은 기업 중 하나였지만 지금은 모든 분야에서 뒤처져 경쟁력을 잃을 위험에 처해 있다고 지적했다고 보도했다.

 

기술주 경쟁과 지배구조 우려가 고조되면서 외국인 투자자들이 지난해 하반기 삼성전자 주식 18조원을 매도하면서 코스피 지수가 하락하고 삼성전자 기업가치가 사상 최저치로 떨어졌다.

 

이승우는 "삼성은 더 이상 예전 같지 않다"고 지적했다. 그는 미국이 전체 반도체 공급망의 약 40%, 대만이 22%, 한국이 전체 반도체 공급망의 10% 미만을 차지한다고 말했다.

 

그는 "객관적으로 보면 한국의 매출은 현재 한국의 강점인 대만의 절반 정도"라며 "우리 반도체는 정부나 시장이 생각하는 것만큼 크지 않고 현실은 우리가 큰 위기에 처해 있거나 오히려 삼성이 위험에 처해 있는 것"이라고 말했다.

 

이승우는 삼성전자의 영업이익이 정점을 찍었던 2018년 사우디아라비아 아람코, 애플, 중국공상은행만이 삼성전자보다 많은 수익을 올릴 수 있을 뿐 마이크로소프트와 구글은 비교할 수 없다고 분석했다.

 

기사는 삼성전자의 고대역폭메모리(HBM)가 시장 수요에 대응하지 못해 큰 타격을 입었고, 특히 비메모리 분야에서 고객 확보에 실패해 지난 2년간 누적 적자가 약 8조원에 달하는 등 반도체 수율이 큰 손실을 입었다고 지적했다.

 

삼성전자가 2030년까지 비메모리 분야 세계 1위가 되겠다고 밝혔지만, 이승우는 막대한 투자에도 불구하고 "마치 바닥 없는 구덩이에 물을 붓는 것처럼" 별다른 성과를 못하고 있다고 지적했다.

 

2011년 애플의 모든 제품은 여전히 삼성의 파운드리였지만, 애플은 "우리는 고객과 경쟁하지 않는다"며 파트너를 TSMC로 바꿨다. 그리고 TSMC가 세계 최고의 반도체 기업들과 계속 협력하고 지속적인 수율 개선과 함께 삼성전자는 계속해서 고객을 잃고 있으며 그 과정에서 돌파구가 없으며 수율 부진 문제조차 반복적으로 보고되고 있습니다.

 

웨이퍼 파운드리 손상 외에도 삼성전자는 HBM에 차질을 빚고 있는데, 회사는 HBM이 성과를 낼 수 있고 엔비디아 테스트를 통과할 것이라고 밝혔지만 지난해부터 성공하지 못했고, 최근에는 엔비디아 CEO 젠슨 황(Jensen Huang)이 직접 "삼성의 HBM을 재설계해야 한다"고 말했다.

 

이승우는 "삼성전자가 테스트를 통과하더라도 엔비디아가 이미 SK하이닉스에 주문을 마쳤기 때문에 엔비디아가 얻을 수 있는 이익은 제한적일 것"이라며 "삼성전자가 결국 따라잡지 못한다면 단순한 위기 그 이상이 아닐 것"이라고 말했다.

 

이 외에도 삼성전자는 DRAM에 대한 문제도 안고 있으며, 불량 설계와 난방 등의 문제가 지속적으로 발생함에 따라 외국인 투자자들이 대량의 주식을 매도하기 시작한 것으로 알려졌다.

 

이승우 변호사는 "삼성전자 회장 이재용 회장이 사법적 리스크에 직면할 경우 이재용 회장이 삼성을 위해 중요한 의사결정을 내리는 데 어려움이 있을 수 있다"며 "이 과정에서 기술 변화에 맞춰 수립되지 않은 기업 정책의 비중이 높아지고 기업의 조직 문화가 느슨해질 것"이라고 말했다.

 

최근 몇 년 동안 미국과 중국 사이의 긴장이 점점 더 긴장되고 있으며, 이승우는 미국의 반도체 규제가 부담스럽지만 근본적인 문제는 한국과 삼성 자신에게 있다고 믿습니다. 그는 삼성이 탄탄한 기술력을 가지고 있다면 미국과 중국이 행동에 나서더라도 양국은 '삼성이 없으면 어떡하지'라고 생각할 것이라고 강조했다. 그러나 지금 삼성은 뒷걸음질 치고 있다.

 

10년 전 중국은 반도체 자급률을 70%까지 높이겠다고 밝혔는데 지금은 15∼20% 수준이지만 10년 전과 비교하면 개선된 것이기도 하고, 이제 삼성전자는 반도체뿐만 아니라 다른 산업도 예전처럼 지배적이지 않다며 이승우는 한국이 어려운 상황에 처해 있다고 직설적으로 말했다.