웨이퍼 패키징 및 테스트 요약

LCSP(Wafer Level Chip Scale Packaging)는 웨이퍼 레벨 칩 스케일 패키징으로 기존 칩 패키징 방법(먼저 절단 후 패키징 및 테스트, 패키징 후 원래 칩의 부피를 최소 20% 증가)과 다른 최신 기술로 전체 웨이퍼를 먼저 패키징 및 테스트한 다음 IC 입자를 하나씩 절단하는 것입니다. 따라서 패키징 후의 부피는 IC 다이의 원래 크기와 동일합니다.

 

WLCSP의 패키징 방법은 메모리 모듈의 크기를 크게 줄일 뿐만 아니라 본체 공간에 대한 모바일 장치의 고밀도 요구 사항을 충족합니다. 반면에 성능 측면에서는 데이터 전송의 속도와 안정성이 향상되었습니다.

 

WLP는 Wafer Level Packaging의 약자로, 스마트폰과 같은 모바일 기기에서 더욱 기능적이고 얇아질 것으로 기대되는 패키징 기술 중 하나입니다. ULVAC은 WLP 제조 공정을 위한 스퍼터링, 에칭, 디검밍 및 기타 기술을 제공합니다.

 

 

WLCSP의 기능 및 이점

칩의 가장 작은 패키지 크기

WLCSP 웨이퍼 레벨 칩 패키징 방법의 가장 큰 특징은 패키지 크기를 효과적으로 줄여 모션 디바이스와 함께 사용하여 휴대용 제품의 요구 사항을 충족할 수 있다는 것입니다.

 

데이터 전송 경로가 짧고 안정성이 높습니다.

WLCSP 패키지를 사용할 때 회로 라우팅 라인은 짧고 두꺼우므로(A에서 B로 표시된 노란색 선) 데이터 전송 대역폭을 효과적으로 늘리고 전류 소비를 줄이며 데이터 전송의 안정성을 향상시킬 수 있습니다.

 

우수한 방열 특성

WLCSP는 기존의 밀폐형 플라스틱 또는 세라믹 패키징이 필요하지 않기 때문에 호스트 본체의 온도를 높이지 않고도 IC 칩의 열 에너지를 작동 중에 효과적으로 발산할 수 있으며, 이는 모바일 장치의 방열 문제에 매우 도움이 됩니다.

 

WLCSP 분류

BOP 및 RDL

WLCSP는 두 가지 유형의 구조로 나눌 수 있습니다.

• Direct BOP(범프 온 패드)

• 배선 재배선(RDL)

 

직접 BOP(범프 온 패드):

칩의 범프(bumps)를 패드에 직접 형성하는 기술입니다. 범프의 재질은 구리, 금, 주석 등이 될 수 있으며 칩을 외부 회로에 연결하는 데 사용됩니다. 이 기술은 중간의 배선 층을 줄여 패키지 부피를 줄이고 패키징 효율성을 향상시킵니다.

 

재배선(RDL):

이것은 칩의 I/O 인터페이스를 보다 합리적인 위치로 재분배하는 데 사용되는 기술입니다. 칩 제조 공정에서는 제조 공정의 한계로 인해 칩의 I/O 인터페이스를 요구 사항에 따라 올바른 위치에 직접 배치할 수 없는 경우가 있습니다. 이 경우 I/O 인터페이스는 패키징 및 회로 설계의 요구 사항을 충족하기 위해 칩에 RDL(재분배 계층)을 추가하여 보다 합리적인 위치로 재분배할 수 있습니다. 재라우팅 층은 여러 개의 얇은 금속층으로 구성될 수 있으며, 각 금속층은 각 금속층에 서로 다른 회로 패턴을 가지고 있습니다. 금속 레이어 사이에 연결하여 I/O 인터페이스를 새로운 위치로 재분배할 수 있습니다. 이 기술은 패키지의 유연성과 효율성을 향상시키는 동시에 패키지 크기와 비용을 줄일 수 있습니다.

 

 

BOP는 솔더 볼이 다이의 Al 패드에서 직접 자라는 것을 의미하며, 때때로 솔더 볼을 밖으로 내보내는 패드가 서로 가까워 볼을 끌어당기는 것이 불편한 경우 솔더 볼을 재배선(RDL)에 의해 측면으로 유도합니다.

 

팬-인(Fan-In) 및 팬-아웃(Fan-out)

가장 초기의 WLCSP는 Fan-In이고, 범프는 모두 다이에서 길며, 다이와 패드 사이의 연결은 주로 RDL의 금속 라인을 기반으로 하며, 패키징된 IC는 다이 영역에 거의 가깝습니다.

 

WLCSP에서 팬인(Fan-In)은 팬인 패키지를 의미합니다. 이것은 웨이퍼의 내부 부분에 칩을 캡슐화하는 것을 의미하며, 핀은 칩 둘레에서 나와 팬처럼 칩 내부로 "패닝"됩니다. 이 패키징 방법은 수천 개의 핀에 도달할 수 있는 많은 수의 핀이 특징이며 고집적 칩 패키지에 적합합니다.

 

기존 패키징 방법과 비교하여 Fan-In 패키징은 패키지 크기가 작고 비용이 저렴하며 방열 성능이 우수하다는 장점이 있습니다. 동시에 핀이 칩 주변에서 나오기 때문에 Fan-In 패키징 방법은 CSP(Chip-Scale Package)라고도 합니다.

 

팬아웃, 범프는 다이 외부로 자랄 수 있으며 패키징된 IC는 다이보다 더 큰 면적(1.2배)을 갖습니다.

 

Fan-out은 fan-out 패키징을 말하며, 이는 fan-in의 반대로, 웨이퍼 외부에 칩을 패키징하는 것이며, 핀은 팬 "fan-out"과 같이 칩 둘레에서 웨이퍼 외부로 연결됩니다.

 

팬아웃 패키지는 팬인에 비해 핀 수가 적고(일반적으로 수백 핀) 더 유연한 회로 설계와 더 높은 패킹 밀도를 허용하는 것이 특징입니다. 또한 팬아웃 패키징 방법은 여러 칩을 동시에 하나의 패키지로 패키징할 수 있어 더 높은 집적도와 더 작은 패키지 크기를 달성할 수 있습니다.

 

팬인(Fan-in): 다음 프로세스는 팬인(fan-in)을 위한 RDL 생성 프로세스입니다.

 

 

Fan-Out: 다이를 웨이퍼에서 잘라내고 캐리어 보드(캐리어)에 거꾸로 붙입니다. 이 시점에서, 캐리어 보드와 다이는 함께 결합되어 재구성 웨이퍼라고 하는 새로운 웨이퍼를 형성합니다.

 

재구성 된 웨이퍼에서는 긴 RDL이 재 노출됩니다.

 

 

Fan-in과 Fan-out의 비교는 다음과 같습니다., 프로세스의 관점에서 웨이퍼의 재조립을 제외하고, Fan-out의 다른 단계는 기본적으로 Fan-in RDL의 단계와 동일합니다.

 

팬인 RDL은 웨이퍼 표면에 RDL(Rewiring Layer) 기술을 적용하여 칩의 I/O 인터페이스를 웨이퍼 내부로 재분배하여 더 작은 패키지 크기와 더 높은 패키지 효율성을 달성하는 팬인 재배선 기술입니다.

 

특히, 팬인 RDL은 웨이퍼 표면을 하나 이상의 재배선 층으로 덮음으로써 칩의 I/O 인터페이스를 외부 회로와 연결합니다. 재배선층이 웨이퍼 내부에 위치하기 때문에 패키지 부피를 줄일 수 있고 패키징 효율을 향상시킬 수 있습니다. 동시에 재배선 층을 필요에 따라 설계하고 배치할 수 있기 때문에 보다 유연한 회로 설계와 더 높은 수준의 통합을 달성할 수 있습니다.

 

 

WLP 웨이퍼 레벨 패키징 VS 기존 패키징

전통적인 웨이퍼 패키징에서는 완성된 웨이퍼를 개별 칩으로 절단한 다음 접착 및 포장합니다. 기존의 패키징 공정과 달리 웨이퍼 레벨 패키징은 칩이 웨이퍼에 있는 동안 칩을 캡슐화하고 보호 층을 웨이퍼의 상단 또는 하단에 접착한 다음 회로에 연결한 다음 웨이퍼를 개별 칩으로 절단할 수 있습니다.

 

 

웨이퍼 수준 패키징은 기존 패키징에 비해 다음과 같은 이점을 제공합니다.

 

1. 작은 패키지 크기

리드, 본딩 및 플라스틱 공정이 없기 때문에 패키지를 칩 바깥쪽으로 확장할 필요가 없으므로 WLP 패키지 크기가 칩 크기와 거의 동일하다.

 

2. 높은 전송 속도

기존의 금속 납 제품과 비교할 때 WLP는 일반적으로 연결 라인이 더 짧기 때문에 고주파와 같은 고성능 요구 사항에서 더 나은 성능을 발휘합니다.

3. 고밀도 연결

WLP는 어레이 연결을 사용할 수 있으며 칩과 회로 기판 간의 연결은 칩 주변 영역에 국한되지 않으므로 단위 면적당 연결 밀도가 향상됩니다.

 

4. 짧은 생산 주기

칩 제조에서 패키징, 완제품에 이르기까지 WLP의 전 과정에서 중간 링크가 크게 줄어들고 생산 효율이 높으며 주기가 많이 단축됩니다.

 

5. 낮은 공정 비용

WLP는 대량 생산을 통한 비용 최소화라는 목표를 달성하기 위해 실리콘 웨이퍼 수준에서 패키징 및 테스트됩니다. WLP의 비용은 각 웨이퍼에 있는 적격 칩의 수에 따라 달라지며, 더 작은 칩 설계 크기와 더 큰 실리콘 크기를 향한 추세로 인해 단일 장치 패키지의 비용이 그에 따라 감소했다. WLP는 웨이퍼 제조 장비를 최대한 활용하며 생산 시설 비용이 저렴합니다.

 

웨이퍼 수준 패키징의 공정 흐름

웨이퍼 수준의 패키징 공정 흐름은 그림에 나와 있습니다.

 

1. 폴리머 필름의 첫 번째 층을 코팅하여 칩의 패시베이션 층을 강화하고 응력 완충 역할을 합니다. 고분자 유형은 감광성 폴리이미드(PI), 벤조사이클로부텐(BCB) 및 폴리벤즈옥사제졸(PBO)입니다.

 

2. 재배선층(RDL)은 칩의 알루미늄/구리 납땜 영역의 위치를 재배열하여 새 솔더 영역이 솔더 볼의 최소 간격 요구 사항을 충족하고 새 솔더 영역이 어레이에 따라 배열되도록 하는 것입니다. 포토레지스트는 RDL의 경로 패턴을 계획하기 위한 선택적 도금을 위한 템플릿으로 사용되며, 마지막으로 포토레지스트 및 스퍼터링 층을 제거하기 위한 습식 에칭을 위한 템플릿으로 사용됩니다.

 

3. 고분자 필름의 두 번째 층으로 코팅되어 디스크 표면을 평평하게 하고 RDL 층을 보호합니다. 새로운 용접 영역의 위치는 폴리머 필름의 두 번째 층에 포토에칭됩니다.

 

4. 범프 아래의 금속층(UBM)은 RDL과 동일한 공정으로 만들어집니다.

 

5. 공 심기. 솔더 페이스트와 솔더 볼은 마스크를 통해 정확하게 배치되고 솔더 볼은 UBM에 배치되고 리플로우 오븐에 배치되며 솔더는 리플로우에 의해 용융되어 UBM과 우수한 습윤 결합을 형성하여 우수한 용접 효과를 얻습니다.

 

웨이퍼 수준 패키징(wafer-level packaging)의 트렌드

전자 제품의 지속적인 업그레이드로 스마트폰, 5G 및 AI와 같은 신흥 시장은 패키징 기술에 대한 더 높은 요구 사항을 제시함에 따라 패키징 기술은 고도로 통합되고 3차원적이며 매우 세밀한 거리 상호 연결 방향으로 발전하고 있습니다.

 

웨이퍼 레벨 패키징 기술은 칩 크기, 배선 길이, 솔더 볼 간격 등을 줄일 수 있으므로 집적 회로의 통합, 프로세서 속도 등을 개선하고 전력 소비를 줄이며 신뢰성을 향상시키며 점점 더 얇고 짧고 저렴한 전자 제품의 개발 요구를 충족할 수 있습니다.

 

웨이퍼 레벨 패키징 기술은 지속적으로 비용을 절감하고, 신뢰성 수준을 개선하며, 대규모 IC의 응용 분야를 확장해야 합니다.

 

1. 주로 I/O가 적고 칩 크기가 작은 제품의 경우 WLP의 레이어 수를 줄여 공정 비용을 절감하고 공정 시간을 단축합니다.

2. 새로운 재료의 적용을 통해 WLP의 성능과 신뢰성을 향상시킵니다. 주로 I/O가 많고 칩 크기가 큰 제품을 대상으로 합니다.

 

다음은 주요 웨이퍼 레벨 패키징 및 테스트 프로젝트 중 일부입니다.