TSMC - 저전력 칩(Chip) - 로드맵

최근에는 첨단소재 분야의 많은 협력자와 연구자들이 저전력 기술 개발을 위한 로드맵을 작성했습니다. 그들은 저전력 컴퓨팅의 큰 분야에서 최첨단 연구를 계속 추진하고 수행하고 있습니다. 제가 발표하는 것은 기초 과학과 응용 관점 모두에서 매우 흥미롭고 특히 지속 가능성의 관점에서 우리 세계에 혁명을 일으킬 잠재력이 있습니다. 이러한 잠재력을 실현하기 위해서는 기초 과학과 이러한 과학적 발견을 실제 적용으로 전환하는 데 많은 새로운 혁신이 필요합니다.

 

저자들은 이 기사(및 로드맵)가 더 넓은 재료 커뮤니티에서 더 많은 기초 및 중개 연구를 추진하는 데 도움이 될 것이라는 희망을 표명했습니다.

 

소개

 

광범위한 거시적 시스템 관점부터 시작하겠습니다. 마이크로 전자 부품 및 시스템은 우리 사회의 성장하는 중추입니다. 컴퓨팅 장치는 감지, 작동, 통신, 정보 처리 및 저장을 제공하는 수많은 소비자 가전 시스템과 같이 일상 생활의 여러 측면에 침투했습니다. 이 모든 것은 연간 5,700억 달러 규모의 글로벌 시장을 기반으로 하며, 매년 15%의 비율로 꾸준히 성장하고 있습니다. 수많은 새로운 세계적 현상의 출현은 이러한 패턴을 극적으로 변화시킬 것이다. 첫 번째는 "사물 인터넷(Internet of Things)"3의 개념으로, "사물 인터넷은 물리적 장치를 갖춘 물리적 장치, 차량, 가전 제품 및 기타 품목의 네트워크로, 전자 장치, 소프트웨어, 센서, 액추에이터 및 연결성이 내장되어 물리적 세계를 컴퓨터 기반 시스템에 직접 통합하여 효율성을 높이고 경제적 이익을 가져오며 인명 소비를 줄입니다." 마찬가지로 현대 자동차에는 많은 감지 및 통신 구성 요소가 내장되어 있습니다. 예를 들어, 무인 자동차는 아직 초기 단계에 있지만 20년 후에는 우리 생활의 일상 용품이 될 가능성이 있습니다.

 

두 번째 주요 현상은 기술 세계를 폭풍으로 몰아넣고 있는 기계 학습(ML)/인공 지능(AI) 분야입니다. 분석을 위해 많은 통계 데이터를 사용하며, 이는 차례로 컴퓨팅 시스템에 학습 과정에서 "학습"하고 더 나은 일을 할 수 있는 능력을 제공하며, 이는 정상적인 사람과 다르지 않습니다. 여러 과학 분야가 작용하고 있지만 우리와 관련된 것은 마이크로 전자 부품이 이 분야의 핵심 기반이라는 것입니다.

 

이제 우리는 다음과 같은 질문을 할 수 있습니다 : 이러한 전 지구적 현상이 마이크로 일렉트로닉스, 그리고 더 중요하게는 새로운 물질과 어떤 관련이 있습니까? 다른 말로 하자면, 재료 물리학은 다가오는 패러다임 전환을 위해 무엇을 할 수 있을까요? 이러한 관점에서 우리는 이제 50년 이상 마이크로일렉트로닉스 분야를 주도해 온 기본적인 기술-경제적 틀을 검토할 필요가 있다. 이는 무어의 법칙(Moore's Law)으로 알려져 있으며, CMOS 기반 트랜지스터의 확장을 통해 마이크로 일렉트로닉스 분야를 뒷받침합니다(그림 1). 간단히 말해서 이 법칙은 트랜지스터의 임계 크기가 18-24개월마다 50%씩 줄어들도록 규정하고 있습니다. CMOS 트랜지스터는 제작 당시 임계 크기가 1μm를 훨씬 넘는 "거시적"이었습니다.

 

1974년에는 이러한 트랜지스터를 일정한 전력 밀도로 축소하는 방법이 제안되어 30년 이상 사용되고 있습니다. 그러나 이러한 소위 "다이나 스케일링"은 더 이상 지속 가능하지 않으며 최신 트랜지스터의 임계 치수는 10나노미터 미만 규모에 빠르게 접근하고 있으며, 이 시점에서 기초 과학(즉, 고전 전자 역학)은 더 이상 트랜지스터의 작동을 완전히 이해하기에 충분하지 않으며 점점 더 복잡한 제조 문제를 해결해야 합니다. 지난 5-8년 동안 점점 더 많은 사람들이 컴퓨팅 에너지 효율성에서 무언가를 해야 한다는 것을 깨달았습니다.

 

그림 1: 무어의 법칙(Moore's Law)을 표현한 것으로, 칩의 트랜지스터 수가 2년마다 두 배로 증가합니다.

 

현대 기술자가 해결해야 하는 많은 문제 중에서 여기에서 강조하는 문제는 지속 가능한 개발의 관점, 즉 에너지 문제에서 가장 큰 영향을 미칠 수 있는 잠재력을 가지고 있습니다. 오늘날의 CMOS 트랜지스터에서 로직 연산당 소비되는 에너지는 약 50-100pJ/logic 연산입니다(이 실제 수치는 논쟁의 여지가 있을 수 있지만 소비되는 에너지는 여전히 pJ/연산에 관한 것입니다). 논의를 위해 이 수치가 곧 변하지 않을 것이라고 가정하지만 그 동안 IoT 및 AI/모바일 단말기용 마이크로 전자 부품의 수요와 소비가 기하급수적으로 증가할 것이라고 가정하겠습니다.

 

따라서 2030년까지 마이크로일렉트로닉스의 모든 영역에서 총 에너지 소비가 1차 에너지의 25%로 증가할 수 있다고 생각할 수 있습니다. 현재 이것은 약 5%-7%이므로 특히 총 에너지 소비량의 38% 또는 운송 부문에 비해 총 에너지 소비량의 24%를 차지하는 건물과 같은 영역과 비교할 때 많은 관심을 기울일 가치가 없습니다. 마이크로일렉트로닉스가 1차 에너지의 25%를 소비한다면 전 세계 에너지 소비의 중요한 구성 요소가 될 것이므로 에너지 효율 관점에서도 주목할 가치가 있습니다. 따라서 이 세 가지 글로벌 현상, 즉 사물 인터넷과 AI/모바일 단말기의 출현, 무어의 법칙(마이크로일렉트로닉스의 크기 제한 및 총 에너지 소비와 같은 측면 포함)의 종말은 차례로 우리 논의의 배경을 형성하며, 우리는 새로운 재료 물리학으로 무엇을 할 수 있는지 묻습니다.

 

그림 2: 세 가지 다른 조건에서의 마이크로일렉트로닉스 1차 에너지 소비 그래프. 빨간색 이미지는 현상 유지를 나타내고 아래 빨간색 이미지는 CMOS @ 1 fJ/logic 작업을 보여줍니다. 녹색 이미지는 CMOS를 넘어서는 1aJ/logic 동작을 보여줍니다.

 

CMOS 트랜지스터에서 전자 전하의 미세한 거동은 볼츠만 분포(그림 3(a) 및 3(b))15에 의해 제어됩니다. 빠른 분석에 따르면 전류는 전압에 따라 기하급수적으로 변하고 60mV/decade의 기울기를 가지며, 이는 볼츠만 물리학이 실제 장치 기능에 부과되기 때문에 "볼츠만 폭정"이라고 불립니다. 실제 트랜지스터에서 이 전압 기울기는 일반적으로 더 큽니다. 이 기본 동작은 필요한 전압과 트랜지스터 작동 중에 소비되는 에너지의 양을 포함하여 트랜지스터 성능의 핵심입니다. 최근 몇 년 동안 볼츠만 폭군 현상을 해결해야 한다는 인식이 있었고 따라서 새로운 재료와 재료 현상이 필요합니다.

 

한 가지 제안된 방법은 관련 전자 시스템과 같이 금속에서 절연체로의 전이를 나타내는 재료를 사용하는 것입니다. 이상적인 조건에서 금속에서 절연체로의 전환은 매우 갑작스러울 수 있습니다. 또 다른 주요 구현 방법은 Boltzmann 분포에 추가적인 내부 상호 작용 에너지를 삽입하여 이 결함을 극복할 수 있는 가능한 후보로 많은 수의 양자 물질을 식별하는 것입니다(그림 3(c) 및 3(d)). 예를 들어, 강자성체에서의 교환 상호 작용 또는 강유전체에서의 쌍극자 상호 작용이 될 수 있습니다. 가장 간단한 형태로, 이 상호 작용은 자석의 교환 상호 작용 에너지를 나타내는 해밀토니안의 추가 항, 즉 Eex = -J - S1 - S2로 나타낼 수 있으며, 여기서 J는 교환 적분이고 S1 및 S2는 두 개의 인접한 스핀(또는 강유전체에서는 해당 쌍극자 에너지)입니다. 이 항은 에너지 분포를 변경하는 Boltzmann 분포 함수의 핵심 구성 요소입니다. 간단히 말해서, 교환 에너지(또는 강유전체에서의 쌍극자 에너지)는 외부 에너지원이 필요 없이 스핀(또는 쌍극자)을 집합적으로 정렬합니다. 따라서 스핀 또는 자발적 쌍극자를 전자 전하뿐만 아니라 CMOS 장치의 기본 차수 매개변수로 사용할 수 있는 경우 이 내부 집합 순서를 사용하여 에너지 소비를 줄일 수 있습니다.

 

사실, 이것이 바로 자기 전기 스핀 궤도 (MESO) 결합 저장 논리 장치의 가능성에 대한 이론적 근거를 논의하는 두 가지 최근 제안의 전제입니다. 이러한 장치의 많은 부분에는 더 자세한 연구와 혁신이 필요하지만 고급 재료 및 전기장 제어 자기의 한 가지 측면에 중점을 둘 것입니다.

 

그림 3: (a) 하단에 "Boltzmann Tyrant" 방정식이 있는 Si-CMOS 채널의 개략도. (b) 표준 CMOS 채널(녹색)과 강유전체 게이트(빨간색)의 ID-VG 플롯. (c) 스핀 자유도(강자성), 시간 반전 대칭 파괴, 공간 반전 대칭 파괴(강유전성), 자발적 변형률(강탄성) 및 자발적 시간 반전 대칭 파괴(강유전체)를 포함할 수 있는 가능한 방법.

 

TSMC의 저전력 로드맵 사고

 

1.개요

 

컴퓨팅 성능의 지속 가능한 성장을 달성하고 정보 기술 및 통신(ICT) 제품의 기능을 확장하려면 장치, 시스템, 아키텍처, 알고리즘 및 소프트웨어, 정보 표현 및 처리의 기본 기술의 에너지 효율성을 개선해야 합니다. 기존 실리콘 나노 기술과 미래의 VLSI 사이의 격차를 해소하려면 더 낮은 전력 소비로 더 높은 집적 밀도, 더 높은 성능 및 교차 세대 기능을 가능하게 하는 장치 및 상호 연결 구조의 혁신이 필요합니다. 그림 4에서 볼 수 있듯이 컴퓨팅 파워의 지속적인 성장은 지속 가능성을 달성하기 위해 에너지 효율성을 크게 개선해야 하며, 이는 SRC-SIA의 반도체 10년 계획을 조정한 것입니다. 인지 능력을 향상시키는 것은 차세대 AI의 핵심입니다. 그림 5에서 볼 수 있듯이 응용 분야에 관계없이 전력 소비를 줄이면서 인지 성능을 향상시키는 것이 중요합니다. 필요한 에너지 효율성을 달성하려면 기본 기술 구조 및 빌딩 블록에서 새로운 형태의 정보 표현 및 처리를 포함한 시스템 아키텍처 및 알고리즘에 이르기까지 모든 수준에서 혁신이 이루어져야 합니다. 실리콘 기반 CMOS 기술에 대한 R&D 노력은 에너지 효율성, 성능, 밀도, 신뢰성 및 비용에 대한 기준을 높이고 있으며, 영향력 있는 기술적 가치를 제공하기 위해서는 탐색 장치, 상호 연결 및 새로운 통합 개념이 충족되어야 합니다. 이 섹션에서는 새로운 트랜지스터, 메모리 및 상호 연결 아키텍처에 대해 설명합니다. 열린 연구 영역, 연구에서 지표의 필수 완성도, 최첨단 기술의 예상 개발 경로를 넘어 실행 가능한 대안을 식별하기 위한 관련 모델링 과제를 강조합니다.

 

그림 4: 컴퓨팅 파워의 지속 가능한 성장을 달성하려면 필요한 에너지 효율 요구 사항을 충족하기 위해 지속적인 기술 혁신이 필요합니다.

 

그림 5: AI 기능을 인간의 인지 수준으로 향상시키는 것은 정보 표현 및 처리의 에너지 효율적인 혁신과 반도체 기술에 달려 있습니다.

 

2.트랜지스터

 

전력 확장은 여러 세대에 걸쳐 에너지 효율성을 개선하는 핵심 요소이며 정전 용량은 또 다른 요소입니다. 그림 6에서 볼 수 있듯이 주어진 속도 목표에 대한 최적의 정격 작동 전압(최소)은 왼쪽의 누설 전력과 오른쪽의 유효 전력에 의해 제한됩니다. 그림 7에서 볼 수 있듯이 전력 소비를 줄이면서 스위칭 속도를 유지하거나 높이려면 실리콘보다 전송 성능이 훨씬 우수한 재료가 필요합니다. 게르마늄은 그러한 후보 물질 중 하나이며, 신뢰할 수 있고 확장 가능한 CMOS 게이트 유전체 및 n형 도핑과 같은 주요 과제를 해결하는 데 상당한 진전이 있었습니다. 다층 풀 게이트 채널과 같은 트랜지스터 아키텍처는 현재의 핀 효과 트랜지스터에 비해 더 나은 정전기 제어/더 가파른 하위 임계값 기울기를 가능하게 하여 그림 8과 같이 최소 작동 전압을 크게 감소시킵니다.

 

그림 6: 전력 확장은 여러 세대에 걸쳐 전력 확장 및 효율성 개선을 달성하는 핵심 요소입니다.

 

그림 7: 전송 특성이 크게 개선된 채널 재료는 구동 강도와 회로 속도를 높이는 동시에 전원 공급 장치를 확장하는 데 중요합니다.

 

그림 8: Fin-FET를 통한 VDD 확장성을 가능하게 하는 적층형 풀 게이트 트렌치 구조.

 

전이 금속 디페로브스카이트(TMD), 핸드레일 그래핀 나노리본(aGNR) 4041 또는 반도체 탄소 나노튜브(CNT)와 같은 저차원 재료에 대한 탐색 작업을 통해 더 낮은 작동 전압에서 실리콘 기반 최첨단 로직 트랜지스터보다 더 높은 성능을 발휘할 수 있는 잠재력과 예상 개발 경로를 입증합니다. 주요 지표에는 CMOS 기능, 단위 면적당 구동 전류, 오프 상태 누설, 기생 정전용량 감소 및 신뢰성이 포함됩니다.

 

소자 수준 채널 물질의 합성에서 중요한 근본적인 진전이 계속 이루어지고 있습니다. Wang et al.은 문헌에서 채택한 그림 9와 같이 탄소 나노튜브의 철 촉매 CVD 성장과 전기장에 의한 반도체 탄소 나노튜브의 핵 형성 에너지 조절(전기 재핵화)에 의한 고순도 반도체 탄소 나노튜브 어레이의 합성을 위한 실현 가능한 경로를 열었습니다. 어레이 내에서 고밀도(sub-5nm 간격) 반도체 CNT를 지원하면서 고순도 어레이(금속 CNT 함량이 ≪1ppm인 어레이)를 시연하기 위해서는 추가 작업이 필요합니다. 동시에 단량체 전구체에서 그래핀 나노리본을 상향식으로 합성하는 GNR 기술도 발전하고 있으며, 이는 참고문헌에서 볼 수 있듯이 성장 방향을 따라 균일한 너비를 가진 리본 그래핀을 보여줄 뿐만 아니라 그림 10과 같이 나노리본 이종구조를 생성할 수 있다는 개념을 보여줍니다. a-GNR의 상향식 합성은 a-GNR 기반 로직 트랜지스터의 고성능 잠재력을 지원하는 데 필요한 특성인 원자 수준의 부드러운 가장자리를 가진 단분산 대역을 얻는 방법을 제공합니다. 현재의 방법으로도 개별 트랜지스터 수준에서 전송 특성을 검증하기에 충분하지만, 리본 가장자리 결함을 방지하기 위해 충분히 긴 리본(>100nm)을 지속적으로 생산하고 기판 어레이에서 리본의 규칙적인 배치 및 방향을 구상하고 검증하기 위해서는 추가적인 기초 연구가 필요합니다.

 

그림 9: 탄소 나노튜브의 철 촉매 화학 기상 증착 성장은 전기 핵 형성의 개념을 도입하여 고순도 지향 반도체 탄소 나노튜브 어레이의 합성에서 상당한 진전을 이루었습니다.

 

그림 10: 단량체 전구체에서 그래핀 나노리본의 상향식 합성은 논리 고성능 저전압 트랜지스터에서의 응용 분야를 탐색할 수 있는 길을 열어줍니다.

 

저저항 접점은 이러한 새로운 채널 재료를 기반으로 하는 새로운 트랜지스터의 성능 잠재력을 실현하는 데 필수적입니다. 그림 11과 12는 각각 2D TMD 및 CNT 채널 접점에 대한 현재까지 최상의 결과를 보여줍니다. 저저항 접점, 특히 n형 접점과 표준 CMOS 처리 열 예산 및 표준 작동 조건에서의 열 안정성은 이러한 접점 및 기타 새로운 채널 재료 접점에 대해 해결해야 할 중요한 기본 연구 과제로 남아 있습니다.

 

그림 11: 참고 문헌에서 조정한 그림. 2D TMD 채널의 접점 저항이 개선된 것으로 보고되었지만, 안정적이고 CMOS 호환 가능한 저저항 접점은 아직 완전히 검증되지 않았습니다.

 

그림 12: 참고 문헌에서 조정된 그림. 2D TMD 채널의 접점 저항이 개선된 것으로 보고되었지만, 안정적이고 CMOS 호환 가능한 저저항 접점은 아직 완전히 검증되지 않았습니다.

 

구성 요소 수준 CNT, a-GNR 또는 2D TMD 채널 재료의 표면의 비반응성은 해당 게이트 유전체 또는 물리적 흡착 중간층의 형성을 제한합니다. 이 공정 요구 사항은 이러한 물질을 실리콘 기반 채널에 대한 잠재적인 대안으로 만드는 캐리어 수송 특성을 유지하는 데 핵심적인 것으로 보입니다. 이러한 방식으로 생산된 ALD 중간층 유전체를 갖는 탑 게이트 CNT는 최대 15nm42의 게이트 길이에서 약 65mV/dec의 우수한 하위 임계값 기울기를 지원하는 것으로 나타났습니다.

 

트랜지스터 연구의 진전에도 불구하고 실리콘 기반 CMOS 트랜지스터에 대한 진정한 플랫폼 실행 가능한 대안을 식별하기 위해서는 트랜지스터 핵심 메트릭에 대한 포괄적인 이론 및 실험적 기초 작업이 여전히 필요합니다. 열적으로 안정하고 기계적으로 안정적인 저저항 접점을 포함하여 전도성 및 비전도성 기능을 현실적으로 예측하는 포괄적이고 예측 가능한 기본 전송 모델이 우선 순위로 남아 있습니다. 또한 멀티스케일 모델링을 통해 새로운 재료 합성 및 가공 개념에 대한 기본 스크리닝 턴어라운드 시간(TAT)을 줄이는 것이 중요합니다.

 

3.메모리 요소

 

그림 13은 컴퓨팅 시스템에서 계산 메모리의 대표적인 계층 구조를 보여줍니다. 메모리 계층의 각 수준에서 새롭게 등장하는 메모리 장치는 유망한 대안으로 간주되기 위해 주요 지표에서 기존 기술을 능가해야 합니다. 이러한 주요 메트릭에는 밀도, 에너지 효율성, 속도, 내구성, 유지력, 환경 견고성, 제어 가능성 및 비용/비트 에이전트로서의 복잡성이 포함됩니다. 스핀 궤도 모멘트 MRAM(SOT-MRAM)은 표준 6T-SRAM 메모리 셀의 잠재적인 대체품이 될 수 있을 만큼 충분히 빠른 쓰기 속도와 고유한 내구성을 가지고 있습니다. 그림 14에 표시된 평면 내(자화) Y형 SOT-MRAM 셀은 자기 터널 접합 스택의 형상 이방성을 활용하여 상대적으로 낮은 쓰기 전류에서 무계장 쓰기 작동을 달성합니다. 그러나 Y형 SOT-MRAM 장치의 크기 확장성은 주로 형상 이방성의 요구 사항과 관련된 근본적인 과제입니다. 따라서 수직 SOT-MRAM 셀의 무계자 및 낮은 쓰기 전류 작동을 달성하는 것, 특히 최첨단 고밀도 SRAM 셀보다 훨씬 낮은 쓰기 전류를 달성하는 동시에 엄격한 쓰기 오류율 및 자기 내성 요구 사항을 지원하는 데 중요한 높은 스핀 생성 및 스핀 주입 관련 MTJ 셀 스택 효율성을 가진 재료를 식별하고 시연하는 것이 연구의 적극적인 방향입니다. 강유전체 메모리는 또한 높은 밀도와 높은 에너지 효율 잠재력으로 인해 활발한 연구의 대상입니다. 그림 15에서 볼 수 있듯이 내구성 문제를 이해하고 해결하는 데 진전이 있었다는 최근 보고가 있었습니다.

 

그림 13: 메모리 계층 구조 및 주요 연구 지표.

 

그림 14: SOT-MRAM Y 및 Z형 장치는 빠른 무사계 작동을 지원합니다. 낮은 쓰기 전류 밀도, 자기 내성, 쓰기 속도 및 비트 오류율은 여전히 어려운 과제입니다.

 

그림 15: 고내구성 강유전체 저장 전지에 대한 기본적인 이해와 방법에 진전이 있었습니다.

 

새로운 메모리 연구 및 개발은 전력 성능 영역(PPA) 메트릭과 함께 메모리 계층 구조에서 대체 메모리 셀을 식별하는 데 핵심적인 프로세스 변동성, 비트 오류율, 유지 및 내구성 메트릭을 포함하여 설계 공간의 정확하고 예측 가능하며 빠른 TAT 매핑을 위한 모델링 기능의 지속적인 개선을 필요로 합니다.

 

4.인터커넥트 패브릭

 

스루홀, 스루홀 라인 인터페이스 및 라인 저항은 고급 노드에서 달성할 수 있는 칩 스케일 성능과 에너지 효율성에 대한 끊임없는 도전 과제입니다. 그림 16(왼쪽)에서 볼 수 있듯이 저항을 2배 이상 줄일 수 있는 재료를 찾는 것은 상당한 기술적 과제이지만, 일단 성공하면 해당 시작점에서 상당한 전력 성능 이점을 얻을 수 있을 것으로 예상됩니다. 외부 메모리와 처리 장치 간의 데이터 이동과 같은 칩 간의 데이터 이동도 시스템 수준의 성능과 에너지 효율성을 개선할 수 있는 중요한 기회 영역입니다. 그림 17에서 볼 수 있듯이 확장 가능한 3D 인터커넥트 패브릭은 더 높은 밀도의 내부 칩 및 크로스 칩 연결을 가능하게 하여 밀도가 높은 VLSI 시스템이 매우 높은 메모리 대역폭을 지원할 수 있도록 지원합니다.

 

그림 16: 원소 상호 연결 솔루션 외에도 스루홀 및 라인 저항을 2배 이상 줄여 초기 노드에서 상당한 칩 스케일 전력 성능 이점을 제공하는 것을 목표로 새로운 재료를 계속 찾고 있습니다.

 

그림 17: 2D/2.5D 고급 패키지에 통합된 3D 칩 적층은 시스템 수준 성능, 전력 소비, 폼 팩터 및 기능성의 결합된 이점을 제공합니다.

 

5.결론

 

성능, 기능 및 밀도가 증가하는 시스템은 소프트웨어에서 프로세스 기술에 이르기까지 점점 더 많은 에너지 효율적인 혁신을 필요로 합니다. 탐색 장치 및 상호 연결 기술은 계속해서 상당한 발전을 이루고 있습니다. 그러나 개념 증명을 달성하고 가장 진보된 실리콘 기반 진화 경로를 넘어 잠재력을 보여주는 일련의 핵심 지표에 도달하기 위한 과제가 남아 있습니다. 이를 위해 실험적 작업은 관련 설계 공간 전반에 걸쳐 포괄적인 주요 메트릭 세트를 매핑하여 효율적이고 효과적인 연구 및 길 찾기를 위해 시급한 강력한 컴퓨팅 모델링 프레임워크로 보완됩니다.

 

그림 18: MESO 로직 스키마: (왼쪽) 단일 종단 67 및 (오른쪽) 차동 70.

그림 19: COMET logic 및 non-volatile flip-flops의 개략도.

 

그림 20: AFSOR 로직 장치 구성표.

그림 21: SOTFET 로직의 개략도.

 

그림 22: ME 구동 스핀파 장치의 개략도......

 

그림 23: C. Pan 및 A. Naeemi, IEEE J. Explor의 허가를 받아 재인쇄했습니다. 솔리드 스테이트 컴퓨팅(Solid-State Comput). 장치 회로 3, 101-110 (2017). 저작권 2017 IEEE. 다양한 충전 및 스핀 장치 기반 32비트 ALU의 에너지 및 지연. 장치 레이블에 대한 원본 문서를 참조하십시오. 빨간색 별은 선호하는 각도를 나타냅니다.

 

그림 24: 전압 범위에서 CMOS(파란색), TFET(빨간색), FEFET(주황색) 및 MESO(녹색) 장치(해당 지점 옆)를 기반으로 하는 ALU의 단일 작동에 대한 에너지 및 지연 참조.